مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین
ASIC Design Engineer, ML Accelerators
مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین تراشه‌هایی را طراحی می‌کند که مدل‌های هوش مصنوعی روی آن‌ها آموزش می‌بینند و اجرا می‌شوند: TPU در Google، Trainium و Inferentia در AWS، و تراشه‌های Cerebras، Etched و MatX. کار اصلی نوشتن مشخصات micro-architecture و کد RTL با SystemVerilog است و بعد همکاری با تیم‌های verification و physical design تا طرح به tapeout و ساخت برسد. نام قبلی این صفحه، «AI Hardware Engineer»، عنوان شغلی کارفرماها نیست: در جستجوی ما در اکتبر ۲۰۲۶ در حدود ۳۲ هزار آگهی باز حتی یک آگهی با این عنوان دقیق پیدا نشد. همین کار با نام‌هایی مثل RTL Design Engineer، ASIC Design Engineer، Design Verification Engineer، Silicon Engineer و ML Accelerator Architect آگهی می‌شود.
مقدمه و تعریف شغل
این مهندس بخشی از یک تراشهٔ شتاب‌دهنده را از روی کاغذ تا silicon می‌برد. در آگهی Google برای تیم TPU Compute کار این است: نوشتن و بازبینی مشخصات micro-architecture زیرسیستم محاسبه، نوشتن RTL با SystemVerilog، تهیهٔ test plan با تیم verification و همکاری با physical design تا طرح به timing برسد. خروجی این کار مدار است، نه برنامه؛ اشکالی که بعد از ساخت پیدا شود به گفتهٔ آگهی Post-Silicon Validation در Etched به «errata»ی silicon تبدیل می‌شود و روی نسخهٔ بعدی تراشه یا راه‌حل‌های موقت در firmware و driver اثر می‌گذارد. برای همین بخش بزرگی از کار verification و بازبینی است. Anthropic در آگهی Silicon Engineer هشت حوزهٔ تخصصی این کار را نام می‌برد: front-end design، pre-silicon verification، physical design، design for test، analog و mixed-signal، فناوری و foundry، CAD و زیرساخت طراحی، و packaging و signal/power integrity.
در جستجوی ما در ۲۲ اکتبر ۲۰۲۶ در صفحه‌های استخدام ۳۱۶ شرکت روی Greenhouse، Ashby و Lever (حدود ۳۲ هزار آگهی باز) هیچ آگهی با عنوان دقیق «AI Hardware Engineer» نبود. عبارت «AI Hardware» فقط به‌عنوان نام تیم دیده شد، مثل Senior ASIC RTL Design Engineer, AI Hardware در Cerebras و Design Verification Lead, AI Hardware در Tenstorrent. عنوان‌های طراحی تراشه در همین آگهی‌ها بیشتر این‌ها بودند: design verification با ۹۷ آگهی در ۲۵ شرکت، طراحی RTL و front-end با ۷۱ آگهی در ۲۱ شرکت و physical design با ۶۸ آگهی در ۱۶ شرکت؛ بخشی از این‌ها در شرکت‌هایی غیر از تراشهٔ AI است، مثل تیم Silicon Engineering در SpaceX. شرکت‌های بزرگ آگهی‌هایشان را در سایت خودشان می‌گذارند: در سایت Google نقش‌های متعدد RTL، verification و معماری برای TPU دیدیم و در amazon.jobs نقش‌های ASIC در Annapurna Labs برای Trainium و Inferentia. کارفرماها سه گروه‌اند: ابرهای بزرگ که تراشهٔ خود را می‌سازند (Google و AWS)، شرکت‌های سازندهٔ مدل که تیم تراشه راه انداخته‌اند (OpenAI و Anthropic)، و شرکت‌های تراشهٔ AI (Cerebras، Etched، MatX، Tenstorrent، SambaNova، Graphcore، FuriosaAI). نزدیک‌ترین گروه شغلی رسمی Computer Hardware Engineers است: طبق BLS در ۲۰۲۵ حدود ۷۶٬۱۰۰ شغل در آمریکا با میانهٔ دستمزد سالانهٔ ۱۶۱٬۷۴۰ دلار (مه ۲۰۲۵)، که ۲۴٪ آن‌ها در صنعت ساخت نیمه‌رسانا و قطعات الکترونیکی کار می‌کنند.
چه چیزی می‌سازید؟
مثال‌های واقعی از خروجی کار یک مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین
زیرسیستم محاسبهٔ TPU
در آگهی RTL Design Engineer, TPU Compute در Google، مهندس مشخصات micro-architecture زیرسیستم محاسبه را می‌نویسد، RTL آن را پیاده می‌کند و با تیم‌های DV و physical design تا timing closure جلو می‌برد. طبق مقالهٔ TPU نسل اول (ISCA 2017)، قلب آن تراشه یک واحد ضرب ماتریس با ۶۵٬۵۳۶ واحد MAC هشت‌بیتی بود.
مسیر داده و محاسبات عددی
در MatX زیرسیستم compute همهٔ محاسبات عددی اصلی و مسیرهای داده و کنترل را برای workloadهای ML پیاده می‌کند: ضرب ماتریس با آرایه‌های systolic، درخت‌های reduction و واحدهای ممیز شناور. Anthropic هم در یک پروژهٔ نمونه نوشتن مشخصات مسیر محاسبه و دفاع از راهبرد قالب عددی آن را آورده است.
تراشهٔ wafer-scale
مهندس front-end در Cerebras روی نسل‌های بعدی Wafer Scale Engine کار می‌کند: مشخصات عملکردی، micro-architecture، RTL و سنتز، و بعد debug مشکلات عملکردی، timing و توان در bring-up. Cerebras به گفتهٔ خودش بزرگ‌ترین تراشهٔ AI دنیا را می‌سازد، ۵۶ برابر بزرگ‌تر از GPUها.
شبکهٔ روی تراشه و اتصال بین تراشه‌ها
OpenAI برای پلتفرم شتاب‌دهندهٔ اختصاصی‌اش مهندس RTL می‌خواهد که NoC، سوییچ، router، arbiter و منطق مدیریت ترافیک را طراحی کند و پروتکل‌های اتصال برای سیستم‌های scale-up و scale-out بسازد.
شتاب‌دهندهٔ inference و training در ابر
در تیم Cloud-Scale Machine Learning Acceleration در AWS، مهندس ASIC طرح RTL پرکارایی و کم‌مصرف برای سخت‌افزار دیتاسنتر می‌سازد، از جمله Inferentia، و موازنهٔ ویژگی، توان، کارایی و مساحت را تحلیل می‌کند. آشنایی با interconnect، DMA، زیرسیستم حافظه و موتورهای شتاب‌دهنده امتیاز است.
سخت‌افزار برای خودروی خودران
تیم Compute در Waymo تراشهٔ اختصاصی برای اجرای نرم‌افزار خودروی خودران طراحی می‌کند. معمار شتاب‌دهندهٔ ML در این تیم workloadهای inference را تحلیل می‌کند، آن‌ها را به سخت‌افزار نگاشت می‌کند و کارایی را پیش‌بینی می‌کند.
تخصص‌های مختلف مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین
این شغل یک عنوان واحد نیست — مسیرهای تخصصی متعددی دارد
معماری و مدل‌سازی کارایی
Architecture & Performance Modeling
ساخت مدل‌های تحلیلی، شبیه‌سازی یا trace-driven برای شتاب‌دهنده‌های نسل بعد، تحلیل workloadهای AI از یک kernel تا کل inference و training، و تطبیق مدل با اندازه‌گیری RTL، emulation و silicon (آگهی Performance Architect در Cerebras و ML Accelerator Architect در Waymo).
طراحی RTL و front-end
RTL / Front-end Design
نوشتن micro-architecture و RTL با SystemVerilog، بررسی‌های lint و CDC و تحویل طرح تمیز در سنتز و timing. عنوان‌هایش RTL Design Engineer و ASIC Design Engineer در Google، AWS، Cerebras، Etched و OpenAI است.
Verification طراحی
Design Verification
ساخت testbench قابل استفادهٔ دوباره، اجرای test plan، بستن coverage و رساندن طرح به sign-off در سطح بلوک و کل تراشه (آگهی Lightmatter). Etched و Google برای TPU نقش‌های جداگانهٔ formal verification هم دارند.
طراحی فیزیکی
Physical Design
پیاده‌سازی بلوک از سنتز تا place-and-route، timing closure و sign-off در GDSII. Tenstorrent برای IP شتاب‌دهندهٔ AI تجربه با Innovus، ICC2/Fusion Compiler و PrimeTime و طراحی کم‌مصرف را می‌خواهد.
DFT و اعتبارسنجی پس از ساخت
DFT & Post-silicon Validation
طراحی معماری تست‌پذیری با ابزارهایی مثل ATPG، JTAG و MBIST در AWS، و راه‌اندازی و debug اولین silicon با تجهیزات آزمایشگاه در Etched: از boot و initialization تا آزمون فشار کل تراشه.
تفاوت با شغل‌های مشابه
کجا این شغل تمام می‌شود و شغل دیگری شروع می‌شود؟
معمار زیرساخت از تراشه‌هایی که دیگران ساخته‌اند خوشه می‌سازد: کدام GPU، شبکهٔ بین سرورها با چه توپولوژی، ذخیره‌سازی و زمان‌بند کارها. مهندس این صفحه یک لایه پایین‌تر کار می‌کند و خود تراشه را طراحی می‌کند، از مشخصات micro-architecture و RTL تا tapeout. نقطهٔ تماس دو نقش اتصال است: OpenAI برای شبکهٔ روی تراشه و پروتکل‌های scale-up و scale-out مهندس RTL استخدام می‌کند و همین اتصال بعداً در طراحی خوشه به کار می‌آید.
مهندس kernel نرم‌افزاری می‌نویسد که روی تراشهٔ موجود سریع اجرا شود؛ مهندس سخت‌افزار خود تراشه را می‌سازد. مرز این دو در هم‌طراحی سخت‌افزار و نرم‌افزار باریک می‌شود: Anthropic از مهندس silicon می‌خواهد با تیم‌های inference، کارایی و kernel همکاری کند و Cerebras می‌نویسد دانش معماری لازم برای Performance Architect را می‌شود از کار روی سخت‌افزار، compiler یا kernel به دست آورد.
مهندس embedded مدل را روی میکروکنترلر یا NPU موجود اجرا می‌کند و firmware می‌نویسد. مهندس ASIC همان NPU یا تراشه را طراحی می‌کند. این دو در boot و راه‌اندازی به هم می‌رسند: SoC Engineer در OpenAI معماری reset و boot را همراه تیم‌های firmware و نرم‌افزار تعریف می‌کند.
این نقش داخل همان تیم تراشه است. طراح RTL را می‌نویسد و مهندس DV با testbench، معمولاً با UVM، ثابت می‌کند RTL درست کار می‌کند و coverage را می‌بندد؛ Lightmatter برای DV ارشد ۸ سال تجربه در verification و SystemVerilog و تسلط بر UVM می‌خواهد. در جستجوی ما عنوان‌های DV از عنوان‌های طراحی RTL بیشتر بودند (۹۷ در برابر ۷۱ آگهی)، پس DV هم راه ورود جدی به این صنعت است.
تأثیر در صنایع مختلف
مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین در همه صنایع مشغول به کار است — نه فقط شرکت‌های فناوری
رایانش ابری
Google با TPU و AWS با Trainium و Inferentia تراشهٔ AI خود را طراحی می‌کنند؛ Annapurna Labs در AWS پردازندهٔ Graviton و سیستم Nitro را هم می‌سازد
آزمایشگاه‌های مدل زبانی
OpenAI تیم شتاب‌دهندهٔ اختصاصی دارد و Anthropic در حال ساختن تیم custom silicon است تا با شرکای silicon خود «از سطح تراشه به بالا» کار کند
استارتاپ‌های تراشهٔ AI
Cerebras با تراشهٔ wafer-scale، Etched با تمرکز بر inference، SambaNova با RDU که به گفتهٔ خودش بر معماری dataflow ساخته شده نه مدل سنتی GPU، MatX، و Tenstorrent که IP پردازندهٔ RISC-V و AI را به مشتری‌ها مجوز می‌دهد
خودروی خودران
تیم Compute در Waymo تراشه و معماری محاسبهٔ اختصاصی برای مدل‌های رانندگی خودکار طراحی می‌کند
اتصال نوری (فوتونیک)
Lightmatter موتور فوتونیک سه‌بعدی Passage را برای وصل کردن هزاران تا میلیون‌ها پردازنده در دیتاسنترهای AI ساخته و برای آن مهندس verification استخدام می‌کند
دستگاه‌های مصرفی و NPU
Google در اسرائیل برای تراشه‌های اختصاصی محصولات مصرفی‌اش مهندس RTL استخدام می‌کند و FuriosaAI در سئول برای SoCهای NPU خود مهندس اعتبارسنجی silicon می‌خواهد
رایانش کم‌مصرف
Efficient Computer می‌گوید پردازندهٔ Electron E1 آن در حجم بالا عرضه می‌شود و برای ماشین‌های خودکار، wearableها و سیستم‌های فضایی طراحی شده است
صنعت نیمه‌رسانا
طبق BLS، ۲۴٪ مهندسان سخت‌افزار کامپیوتر در آمریکا در صنعت ساخت نیمه‌رسانا و قطعات الکترونیکی کار می‌کنند و ۱۸٪ در پژوهش و توسعه
تصورات غلط رایج
قبل از تصمیم‌گیری، این باورهای اشتباه را بشناسید
بدون دکترا نمی‌شود وارد شد
Google برای RTL Design Engineer در تیم TPU Compute کارشناسی به‌علاوهٔ ۴ سال تجربه با SystemVerilog می‌خواهد و ارشد یا دکترا را فقط ترجیح می‌دهد. AWS در ASIC Engineer I دانشجوهای کارشناسی و ارشد را استخدام می‌کند. BLS هم می‌نویسد ورود به این گروه شغلی معمولاً با کارشناسی است و برخی کارفرماها ارشد را ترجیح می‌دهند یا شرط می‌کنند.
باید از قبل متخصص یادگیری ماشین باشید
آگهی RTL Design Engineer در Etched صریحاً می‌گوید لازم نیست قبلاً با معماری‌های ML کار کرده باشید، به شرطی که بتوانید سریع Transformer و بقیهٔ AI مدرن را یاد بگیرید. در سطح معمار ماجرا فرق می‌کند: Waymo دست‌کم ۳ سال تجربه با معماری‌های ML و بهینه‌سازی مدل می‌خواهد.
فقط فارغ‌التحصیل مهندسی برق پذیرفته می‌شود
برنامهٔ Graduate Silicon Engineer در Graphcore مدرک مهندسی الکترونیک، علوم کامپیوتر یا رشته‌های مرتبط مثل فیزیک و ریاضی را می‌پذیرد و می‌نویسد پیشینهٔ مهندسی لازم نیست. AWS هم علوم کامپیوتر را در کنار برق و کامپیوتر آورده است. آنچه همه می‌خواهند درس یا پروژه در منطق دیجیتال و معماری کامپیوتر است.
سخت‌افزار AI یعنی NVIDIA
آگهی‌هایی که برای این صفحه خواندیم از Google، AWS، OpenAI، Anthropic، Waymo، Cerebras، Etched، MatX، Tenstorrent، Lightmatter، Graphcore در انگلستان و FuriosaAI در کره بودند. هر کدام تیم تراشهٔ خودشان را دارند.
هوش مصنوعی به‌زودی طراحی تراشه را کامل خودکار می‌کند
خودکارسازی واقعی است: به گفتهٔ Google DeepMind، چیدمان‌هایی که AlphaChip در چند ساعت تولید می‌کند در همهٔ نسل‌های TPU از ۲۰۲۰ به کار رفته است. اما آگهی‌های فعلی ابزار AI را دست مهندس می‌دهند، نه جای او: Anthropic از مهندس silicon تجربهٔ عملی با ابزارهای کدنویسی AI می‌خواهد و OpenAI و Anthropic برای ساختن همین ابزارها مهندسانی با تخصص طراحی تراشه استخدام می‌کنند.
یک روز کاری واقعی
در هر سطح روز کاری چه شکلی است؟
تازه‌کار (۰ تا ۲ سال)
در برنامه‌های ورود مثل ASIC Engineer I در AWS یا برنامهٔ دوسالهٔ Graphcore، شما را در یکی از تیم‌های طراحی منطق، verification، physical design یا DFT می‌گذارند و کارهای مشخص با پشتیبانی مهندسان باتجربه می‌گیرید. بیشتر وقت صرف شبیه‌سازی، debug و یاد گرفتن ابزارهای EDA و جریان کار تیم می‌شود.
- ◆طراحی و پیاده‌سازی RTL برای یک بلوک منطقی با Verilog یا SystemVerilog
- ◆اجرای محیط verification و بررسی coverage
- ◆کمک در سنتز، تحلیل timing و جریان physical design
- ◆debug مشکلات طرح با شبیه‌سازی و waveform
- ◆مستندسازی تصمیم‌های طراحی و ارائهٔ کار به تیم
میانی (۲ تا ۵ سال)
مالک یک زیرسیستم یا بلوک می‌شوید. در آگهی‌های Google و AWS این سطح مشخصات micro-architecture را خودش می‌نویسد و از کیفیت RTL، test plan و timing مطمئن می‌شود. بخش بزرگی از کار گفتگو با تیم‌های کناری است.
- ◆نوشتن و بازبینی مشخصات micro-architecture زیرسیستم
- ◆پیاده‌سازی SystemVerilog RTL و اجرای lint و CDC
- ◆تهیهٔ test plan با تیم DV و debug شکست‌های تست
- ◆کار با physical design روی مسیرهای بحرانی timing
- ◆تحلیل موازنهٔ ویژگی، توان، کارایی و مساحت برای یک تغییر طراحی
ارشد (۵ سال به بالا)
تصمیم‌ها بزرگ‌تر می‌شوند: چه چیزی ساخته شود، چه چیزی خریده یا مجوز گرفته شود، و طرح کی آمادهٔ freeze و tapeout است. آگهی‌های Cerebras، OpenAI و Anthropic از این سطح کار با فروشندگان IP، هدایت مهندسان تازه‌کار و حضور در bring-up اولین silicon را می‌خواهند.
- ◆نوشتن مشخصات و تعریف رابط‌هایی که بقیه بر اساس آن طراحی می‌کنند
- ◆بازبینی‌های micro-architecture و پیشرفت کار تا design freeze و tapeout
- ◆ارزیابی IP شرکت‌های دیگر و پیگیری مشکلات یکپارچه‌سازی با فروشنده
- ◆design review و برنامه‌ریزی کار مهندسان تازه‌کارتر
- ◆debug مشکلات اولین silicon همراه تیم‌های firmware و validation
مسئولیت‌ها و وظایف
مسئولیت‌های اصلی
وظایف روزانه و مهارت‌های مورد نیاز در این شغل
- ◈نوشتن و بازبینی مشخصات micro-architecture برای یک زیرسیستم شتاب‌دهنده، مثل زیرسیستم محاسبهٔ TPU در Google
- ◈پیاده‌سازی RTL با SystemVerilog طبق استانداردهای کدنویسی و کیفیت و تحویل طرحی که در سنتز و timing تمیز باشد
- ◈اجرای بررسی‌های lint و clock domain crossing برای سلامت طرح (آگهی AWS)
- ◈تهیهٔ test plan با تیم design verification و debug کردن RTL
- ◈همکاری با physical design برای timing closure و رسیدن به اهداف توان، کارایی و مساحت (PPA)
- ◈تحلیل workloadهای AI، نگاشت آن‌ها به سخت‌افزار و همکاری با تیم‌های compiler و مدل (آگهی Waymo)
- ◈debug مشکلات عملکردی، timing و توان در bring-up اولین نمونه‌های silicon
- ◈مستندسازی تصمیم‌های طراحی و ارائهٔ کار به تیم (آگهی AWS برای تازه‌کارها)
- ◈کار با فروشندگان IP و شرکای ASIC و نگه داشتن سطح فنی کار آن‌ها (Cerebras، OpenAI و Anthropic)
- ◈هدایت فنی، design review و برنامه‌ریزی کار مهندسان تازه‌کارتر (آگهی RTL در OpenAI)
مهارت‌های مورد نیاز
مهارت‌های فنی، نرم و حوزه‌ای که یک مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین موفق به آن‌ها نیاز دارد
طراحی دیجیتال و RTL
زبان مشترک همهٔ آگهی‌ها؛ OpenAI از RTL «تمیز، پارامتری و در سطح تولید» حرف می‌زند
منطق ترکیبی و ترتیبی، FSM، timing و clocking؛ پایه‌ای که AWS از تازه‌کارها می‌خواهد
تبدیل مشخصات سطح بالا به طرح قابل پیاده‌سازی: رابط، block diagram، جریان تراکنش و pipeline (آگهی Google)
پردازنده، شتاب‌دهنده و سلسله‌مراتب حافظه؛ Google آن را شرط حداقلی گذاشته است
تحویل طرحی که با قیدهای درست در سنتز و timing تمیز باشد (AWS)
بررسی کیفیت RTL و عبور سیگنال بین حوزه‌های clock؛ در آگهی‌های AWS، Google و OpenAI آمده است
PCIe، Ethernet، HBM، AXI و SerDes در آگهی‌های Cerebras، Etched و OpenAI
تکنیک‌های کاهش توان که Google و Tenstorrent ترجیح می‌دهند
Verification، ابزار و سخت‌افزار ML
حتی طراح باید verification را بفهمد؛ Etched آشنایی با نوشتن testbench را از مهندس RTL می‌خواهد
اثبات درستی بخشی از طرح بدون شبیه‌سازی؛ AWS و Normal Computing به آن اشاره کرده‌اند
اسکریپت برای خودکارسازی جریان طراحی؛ تقریباً در همهٔ آگهی‌ها
ابزارهای Synopsys و Cadence یا معادل؛ AWS آن را حتی برای تازه‌کار امتیاز می‌داند
هستهٔ محاسبهٔ شتاب‌دهنده‌ها؛ MatX تجربهٔ آن را امتیاز می‌داند
Etched آشنایی با نمایش‌های عددی و Anthropic دانش numerics را می‌خواهد
اینکه مدل‌ها کجا گلوگاه دارند و چه چیزی را می‌شود بهینه کرد (Waymo)
مدل تحلیلی یا شبیه‌سازی پیش از RTL برای سنجیدن ارزش یک ویژگی معماری (Cerebras)
مهارت‌های کاری
کار روزانه با معماری، verification، physical design، نرم‌افزار و validation؛ در همهٔ آگهی‌ها
Anthropic ارتباط نوشتاری و گفتاری روشن و نوشتن مشخصاتی را می‌خواهد که دیگران بر اساسش طراحی کنند
OpenAI قضاوت در موازنهٔ کارایی، توان، مساحت، زمان‌بندی و ریسک verification را می‌خواهد
Cerebras، OpenAI و Anthropic تجربهٔ کار با فروشندگان IP و شرکای ASIC را خواسته‌اند
Anthropic تجربهٔ عملی با ابزارهای کدنویسی AI و درک اینکه کجا کمک می‌کنند و کجا نه را می‌خواهد
نقشه راه و مسیر آموزشی
نقشه راه تبدیل شدن به مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین
این مسیر گام به گام شما را از صفر تا حرفه‌ای هدایت می‌کند.
پایه: منطق دیجیتال و معماری کامپیوتر
آگهی ASIC Engineer I در AWS برای تازه‌فارغ‌التحصیل‌ها دقیقاً همین پایه‌ها را می‌خواهد: درس یا پروژه در طراحی منطق دیجیتال و معماری کامپیوتر، و درک منطق ترکیبی و ترتیبی، ماشین حالت متناهی، timing و clocking. بدون این پایه، RTL فقط حفظ کردن syntax است.
زبان توصیف سخت‌افزار، شبیه‌سازی و testbench
همهٔ آگهی‌های این حوزه SystemVerilog می‌خواهند و Etched و AWS آشنایی با نوشتن testbench و verification را هم شرط کرده‌اند. در این مرحله Verilog و SystemVerilog را با تمرین یاد بگیرید، طرح‌ها را با Verilator شبیه‌سازی کنید و testbench را با Python و cocotb بنویسید. خواندن waveform و debug کردن مهم‌ترین مهارت این مرحله است.
معماری کامپیوتر پیشرفته و پردازش موازی
Google برای RTL Design Engineer در تیم TPU Compute تجربه در معماری کامپیوتر را شرط گذاشته و دانش طراحی پردازنده، شتاب‌دهنده یا سلسله‌مراتب حافظه را ترجیح می‌دهد. اینجا pipeline پیشرفته، cache، حافظه و شبکهٔ روی تراشه را یاد بگیرید و ببینید GPU و شتاب‌دهنده‌ها چطور کار موازی انجام می‌دهند.
سخت‌افزار یادگیری عمیق
این مرحله بخش «یادگیری ماشین» عنوان شغل است. MatX تجربه در طراحی مسیرهای محاسبه برای ML را امتیاز می‌داند: ضرب ماتریس و آرایه‌های systolic، درخت‌های reduction و واحدهای ممیز شناور. Waymo برای سطح معمار شناخت عمیق مدل‌های ML و ویژگی‌های محاسباتی آن‌ها را می‌خواهد. یاد بگیرید یک شبکهٔ عصبی چطور به ضرب ماتریس، جابه‌جایی داده و حافظه تبدیل می‌شود.
از RTL تا silicon: verification، سنتز و tapeout
بیشتر آگهی‌های سطح میانی و ارشد تجربهٔ tapeout می‌خواهند. Normal Computing دست‌کم یک tapeout «از هر node و در شرکتی با هر اندازه» را شرط کرده است. در این مرحله با UVM و verification مبتنی بر coverage آشنا شوید، سنتز و timing را با ابزارهای متن‌باز تجربه کنید و اگر توانستید یک طرح کوچک را با Tiny Tapeout واقعاً بسازید.
ابزارها و استک فنی
ابزارهایی که هر مهندس AI باید بشناسد، دسته‌بندی‌شده بر اساس اولویت
زبان‌ها و شبیه‌سازی
زبان طراحی و verification در تقریباً همهٔ آگهی‌ها؛ Google، AWS، SambaNova و OpenAI همه RTL با SystemVerilog می‌خواهند
شبیه‌ساز تجاری؛ Lightmatter آن را در کنار Xcelium، ModelSim و Questa در فهرست شبیه‌سازهای مورد انتظار آورده است
Verification و کیفیت RTL
بررسی ایستای RTL مثل lint و CDC؛ Google ابزارهای sign-off کیفیت مثل Lint و CDC را ترجیح می‌دهد
سنتز، timing و physical design
پیاده‌سازی RTL تا GDSII؛ Tenstorrent در آگهی physical design برای IP شتاب‌دهنده ICC2/Fusion Compiler و Innovus را نام برده است
مدل‌سازی کارایی، ML و نمونه‌سازی
برای فهمیدن workloadهایی که تراشه باید اجرا کند؛ Waymo و Cerebras تحلیل workloadهای واقعی AI را بخشی از کار معمار می‌دانند
نرم‌افزار FPGA؛ Cerebras تجربه با toolchain FPGA را امتیاز می‌داند. از نسخهٔ 2026.1 (ژوئن ۲۰۲۶) مجوز آن پنج سطح دارد که از رایگان شروع می‌شود
مسیر پیشرفت شغلی
از جونیور تا Staff Engineer — چه مهارت‌هایی نیاز دارید و چه درآمدی انتظار داشته باشید
مهندس ASIC تازه‌کار
۰ تا ۲ سال
~$125K
میانگین سالانه (آمریکا)
مثل ASIC Engineer I در AWS: نوشتن RTL برای بلوک‌های منطقی، اجرای محیط verification و coverage، کمک در سنتز و timing، debug در شبیه‌سازی و مستندسازی تصمیم‌ها
مهندس طراحی RTL
۲ تا ۵ سال
~$168K
میانگین سالانه (آمریکا)
مثل RTL Design Engineer در تیم TPU Compute گوگل (۴ سال تجربه): نوشتن و بازبینی مشخصات micro-architecture یک زیرسیستم، پیاده‌سازی RTL، test plan با تیم DV و timing closure با physical design
مهندس ارشد طراحی ASIC
۵ تا ۱۰ سال
~$245K
میانگین سالانه (آمریکا)
مثل Senior ASIC RTL Design Engineer در Cerebras (۸ سال به بالا): مالکیت مشخصات تا سنتز، رسیدن به اهداف PPA، یکپارچه‌سازی IP شرکت‌های دیگر و debug در bring-up اولین silicon
Staff / Principal Architect
۱۰ سال به بالا
مثل Staff ML Accelerator Architect در Waymo: تحلیل workloadهای inference و نگاشت آن‌ها به سخت‌افزار، ساخت ابزار مدل‌سازی کارایی و اثر گذاشتن روی معماری مدل‌های آینده همراه تیم compiler و مدل
چالش‌ها و جنبه‌های منفی
واقعیت‌هایی که کمتر در آگهی‌های شغلی می‌بینید — قبل از ورود بدانید
تجربهٔ tapeout شرط بیشتر آگهی‌هاست
عمومیNormal Computing دست‌کم یک tapeout، MatX تجربهٔ tapeout در چند نسل، Cerebras «چند موفقیت silicon» و Anthropic سهم شخصی در تراشه‌ای که ساخته و عرضه شده را می‌خواهند. این تجربه را فقط در تیم تراشه می‌شود به دست آورد. راه شکستن این دور برنامه‌های تازه‌فارغ‌التحصیل‌ها و کارآموزی است (AWS، Google و Graphcore برای ۲۰۲۷ آگهی کرده‌اند) و در مقیاس کوچک، tapeout شخصی با Tiny Tapeout.
اشتباه بعد از ساخت گران است
عمومیطبق آگهی Post-Silicon Validation در Etched، مشکلاتی که بعد از ساخت پیدا می‌شوند به errata تبدیل می‌شوند و روی نسخهٔ بعدی silicon یا راه‌حل‌های موقت firmware و driver اثر می‌گذارند. برای همین verification، بازبینی و sign-off بخش سنگینی از کار است و فرهنگ تیم‌ها محتاط است.
چرخهٔ بازخورد کند
عمومیدر نرم‌افزار تغییر را همان روز می‌بینید. در تراشه فاصلهٔ RTL تا silicon طولانی است: حتی Tiny Tapeout که تراشه‌های کوچک آموزشی می‌سازد می‌گوید ساخت ۶ تا ۹ ماه طول می‌کشد و تا یک سال باید منتظر ماند. بیشتر بازخورد روزانه از شبیه‌سازی، emulation و مدل‌ها می‌آید.
موازنهٔ توان، کارایی و مساحت
عمومیAWS از مهندس ASIC تحلیل موازنهٔ ویژگی، توان، کارایی و مساحت را می‌خواهد و Tenstorrent از مهندس physical design می‌خواهد با «نتیجهٔ PPA» کار کند و همراه مالکان RTL مسیرهای بحرانی را ببندد. بهبود یکی معمولاً هزینه‌ای در دیگری دارد و تصمیم باید با داده و همراه تیم‌های دیگر گرفته شود.
مشخصات و workloadها مدام تغییر می‌کنند
استارتاپNormal Computing می‌نویسد مشخصات طرح موازی با خود طراحی کامل می‌شود. Waymo از معمار می‌خواهد روی معماری مدل‌های آینده اثر بگذارد و Etched از مهندس RTL می‌خواهد Transformer را سریع یاد بگیرد. تراشه‌ای که امروز طراحی می‌شود باید برای مدل‌هایی که هنوز ساخته نشده‌اند هم مناسب باشد.
ابزارهای اصلی صنعت تجاری‌اند
عمومیابزارهایی که آگهی‌ها نام می‌برند، مثل Innovus، Fusion Compiler، PrimeTime، VCS، Xcelium و Questa، محصولات تجاری Cadence، Synopsys و Siemens هستند. برای تمرین در خانه از ابزارهای متن‌باز مثل Verilator، Yosys و OpenROAD شروع کنید و تجربهٔ ابزار تجاری را در دانشگاه، کارآموزی یا اولین شغل بگیرید.
حقوق و بازار کار جهانی
حقوق جهانی مهندس طراحی ASIC شتاب‌دهنده‌های یادگیری ماشین
حقوق سالانه در کشورهای مختلف بر اساس داده‌های منتشرشده؛ منبع هر ردیف با آیکون کنار نام کشور باز می‌شود.
* ارقام سالانه‌اند. منبع هر رقم:
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer' (Hardware Engineer family; all ASIC work, not only AI chips), total comp (302 salaries): 25th–75th pct; median
- AWS posting, ASIC Engineer I, Annapurna Labs, Early Career - 2027 (new grads), posted Sep 24, 2026: base pay by location (Austin/Seattle to Cupertino); median = midpoint
- Google posting, RTL Design Engineer, TPU Compute (Sunnyvale/Austin, 4 years), seen Oct 2026: US base range (plus 15% bonus target and equity); median = midpoint
- Cerebras posting, Senior ASIC RTL Design Engineer, AI Hardware (Sunnyvale or remote, 8+ years), posted Oct 7, 2026: base salary range; median = midpoint
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer', total comp (31 salaries): 25th–75th pct; median
- Lightmatter posting, Staff/Sr. Staff Design Verification Engineer (Toronto, 8+ years), first posted Nov 4, 2025, still open: Staff base range; median = midpoint
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer', total comp (22 salaries): 25th–75th pct; median
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer', total comp (21 salaries): 25th–75th pct; median
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer', total comp (43 salaries): 25th–75th pct; median
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer', total comp (38 salaries): 25th–75th pct; median
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer', total comp (13 salaries): 25th–75th pct; median
- levels.fyi, updated Oct 22, 2026, proxy title 'ASIC Engineer', total comp (112 salaries): 25th–75th pct; median
چگونه از صفر شروع کنیم
برنامه گام‌به‌گام برای ورود به مهندسی هوش مصنوعی
ماه ۱: مرور منطق دیجیتال و تمرین Verilog
منطق ترکیبی و ترتیبی، FSM و timing را مرور کنید و هر روز چند مسئلهٔ HDLBits حل کنید.
ماه ۲: شبیه‌سازی و testbench
طرح‌هایتان را با Verilator شبیه‌سازی کنید و testbenchها را با Python و cocotb بنویسید.
ماه ۳: معماری کامپیوتر
فصل‌های pipeline، حافظه و موازی‌سازی کتاب Hennessy و Patterson یا درس معماری کامپیوتر ETH را بخوانید و یک هستهٔ RISC-V ساده بسازید.
ماه ۴: سخت‌افزار یادگیری عمیق
کتاب Efficient Processing of Deep Neural Networks و مقالهٔ TPU را بخوانید تا ببینید شبکهٔ عصبی چطور به ضرب ماتریس و جابه‌جایی داده تبدیل می‌شود.
ماه ۵: پروژهٔ آرایهٔ systolic و بلوک ممیز شناور
دو پروژهٔ نمونهٔ این صفحه را بسازید و با Yosys گزارش مساحت بگیرید.
ماه ۶: GitHub و درخواست
کد، testbench و گزارش هر پروژه را مرتب در GitHub بگذارید و برای برنامه‌های تازه‌فارغ‌التحصیل‌ها و نقش‌های تازه‌کار RTL و DV درخواست بفرستید.
پروژه‌های پیشنهادی برای رزومه
پردازندهٔ کوچک RISC-V با SystemVerilog
مبتدییک هستهٔ RISC-V ساده بنویسید، اول تک‌چرخه و بعد pipeline دار، و با Verilator برنامه‌های آزمایشی را روی آن اجرا کنید. این پروژه همان پایه‌ای را نشان می‌دهد که آگهی‌های سطح ورود می‌خواهند: منطق ترکیبی و ترتیبی، FSM، timing و معماری کامپیوتر. Normal Computing آشنایی با RISC-V را امتیاز می‌داند.
آرایهٔ systolic برای ضرب ماتریس با testbench در cocotb
متوسطیک آرایهٔ کوچک از واحدهای MAC برای ضرب ماتریس با اعداد صحیح ۸ بیتی طراحی کنید و خروجی آن را با یک مدل مرجع NumPy در cocotb مقایسه کنید. MatX دقیقاً همین تجربه را امتیاز می‌داند و قلب TPU نسل اول هم یک واحد ضرب ماتریس با MACهای ۸ بیتی بود.
بلوک ممیز شناور برای عملگرهای ML
متوسطیک جمع‌کننده یا ضرب‌کنندهٔ ممیز شناور با دقت کم (مثلاً bfloat16) بنویسید، آن را در برابر مدل مرجع نرم‌افزاری آزمایش کنید و با Yosys مساحت تقریبی آن را گزارش دهید. یکی از «پروژه‌های نمونه» در آگهی RTL Design Engineer در Etched پیاده‌سازی بلوکی است که عملگرهای ریاضی ممیز شناور را کارآمد محاسبه کند.
مدل کارایی یک شتاب‌دهنده و مقایسهٔ dataflowها
پیشرفتهبا Timeloop و Accelergy یک لایهٔ Transformer یا کانولوشن را روی دو dataflow متفاوت مدل کنید و نشان دهید زمان، پهنای باند و انرژی کجا خرج می‌شود. شتاب‌دهندهٔ Eyeriss در MIT نمونهٔ خوبی برای خواندن است: آرایه‌ای از ۱۶۸ واحد پردازشی که با استفادهٔ دوباره از داده جابه‌جایی داده را کم می‌کند. این همان نوع کاری است که Cerebras از Performance Architect و Waymo از ML Accelerator Architect می‌خواهد: تحلیل workload و پیدا کردن گلوگاه پیش از RTL.
ساخت واقعی تراشه با Tiny Tapeout
پیشرفتهیک بلوک کوچک، مثلاً همان آرایهٔ MAC، را برای یکی از shuttleهای باز Tiny Tapeout آماده و ارسال کنید. طبق FAQ این پروژه ساخت تراشه ۶ تا ۹ ماه طول می‌کشد و باید تا یک سال منتظر رسیدن آن بود، پس زود شروع کنید. داشتن یک tapeout واقعی، هرچند کوچک، به شرطی نزدیک می‌شود که بیشتر آگهی‌های میانی و ارشد می‌گذارند.
مثال‌های واقعی و Case Studies
داستان‌های واقعی از مهندسانی که در این حوزه تأثیرگذار بوده‌اند
طبق ویکی‌پدیا، از معماران پروژهٔ MIPS در Stanford زیر نظر John Hennessy بود، ارشد مهندسی برق را در ۱۹۸۰ از Northwestern و دکترا را در ۱۹۸۴ از Stanford گرفت. بعد در آزمایشگاه پژوهشی Digital Equipment Corporation، سپس Compaq و HP کار کرد و در HP Labs آزمایشگاه Advanced Architecture را اداره کرد. معمار اصلی چهار ریزپردازنده بوده است.
از آغاز پروژهٔ TPU در ۲۰۱۳ مسئول فنی آن در Google است و امروز VP و Engineering Fellow گوگل است. پیش از آن در سلسله‌مراتب حافظه نوآوری‌هایی مثل victim buffer و stream buffer برای prefetch داشت و شبیه‌ساز CACTI را برای مدل‌سازی زمان، مساحت و توان cache معرفی کرد. جایزهٔ Eckert–Mauchly (۲۰۱۵) و جایزهٔ Seymour Cray انجمن IEEE (۲۰۲۴) را گرفته، در ۲۰۱۴ به عضویت آکادمی ملی مهندسی آمریکا درآمد و بیش از ۱۰۰ پتنت در آمریکا دارد.
مسیر او نشان می‌دهد شتاب‌دهندهٔ AI از معماری کامپیوتر کلاسیک می‌آید: دهه‌ها کار روی حافظه و پردازنده پایهٔ طراحی یکی از اولین شتاب‌دهنده‌های بزرگ ML شد.
طبق ویکی‌پدیا، کارشناسی مهندسی برق را در ۲۰۰۴ از University of Toronto و ارشد و دکترا را در ۲۰۰۶ و ۲۰۱۰ از MIT گرفت. بعد در Texas Instruments روی کدگذاری ویدیو کار کرد و عضو تیمی بود که استاندارد HEVC را ساخت. در ۲۰۱۳ به MIT برگشت و امروز دانشیار آنجاست و گروه Energy-Efficient Multimedia Systems را اداره می‌کند.
پژوهش او روی الکترونیک کم‌مصرف و موازنهٔ مصرف انرژی و توان محاسبه در طراحی هم‌زمان نرم‌افزار و سخت‌افزار است، از جمله برای کدگذاری ویدیو و شبکه‌های عصبی عمیق. با Yu-Hsin Chen، Tien-Ju Yang و Joel Emer کتاب Efficient Processing of Deep Neural Networks (۲۰۲۰) را نوشت. همراه تیم HEVC جایزهٔ Primetime Emmy مهندسی ۲۰۱۷ را گرفت و در ۲۰۲۰ نخستین برندهٔ جایزهٔ Rising Star از ACM-W شد.
کار او نشان می‌دهد در سخت‌افزار AI مصرف انرژی و جابه‌جایی داده به اندازهٔ سرعت محاسبه مهم است، و نگاه هم‌زمان به الگوریتم و سخت‌افزار نتیجهٔ بهتری می‌دهد.
طبق ویکی‌پدیا، کارشناسی مهندسی برق را در ۱۹۸۰ از Penn State گرفت و از ۱۹۸۲ تا ۱۹۹۸ در DEC روی پردازنده‌هایی مثل Alpha 21164 و 21264 کار کرد. در AMD معمار اصلی ریزمعماری K8 و هم‌نویسندهٔ مشخصات x86-64 و HyperTransport بود و در Apple روی SoCهای A4 و A5 کار کرد.
از ۲۰۱۲ تا ۲۰۱۵ دوباره در AMD توسعهٔ ریزمعماری Zen را هدایت کرد، در ۲۰۱۶ معاون مهندسی سخت‌افزار Autopilot در Tesla شد و از ۲۰۱۸ تا ۲۰۲۰ معاون ارشد Intel بود. در دسامبر ۲۰۲۰ به استارتاپ تراشهٔ AI به نام Tenstorrent پیوست و از ژانویهٔ ۲۰۲۳ مدیرعامل آن است.
مسیر او نشان می‌دهد مهارت معماری پردازنده قابل انتقال است: از CPU سرور و موبایل تا تراشهٔ خودرو و شتاب‌دهندهٔ AI.
نمونه آگهی استخدام واقعی + تحلیل
یک آگهی واقعی از شرکت فعال در حال استخدام، با تحلیل هر بخش
Senior ASIC RTL Design Engineer, AI Hardware
تحلیل نیازمندی‌ها
8+ years of experience in delivering complex, high performance high quality RTL designs.
این شرط سطح ارشد است: هشت سال تحویل RTL پیچیده و پرکارایی. «تحویل» یعنی طرح شما واقعاً به محصول رسیده، نه فقط نوشته شده. برای تازه‌واردها این آگهی مقصد است، نه نقطهٔ شروع.
ضروریProven track record of multiple silicon success.
«موفقیت silicon» یعنی تراشه‌ای که ساخته شد و کار کرد. Cerebras چند مورد می‌خواهد. این همان شرطی است که بیشتر آگهی‌های میانی و ارشد این حوزه به شکل‌های مختلف تکرار می‌کنند.
ضروریExperience with Front End Chip integration and third-party IP integration.
تراشهٔ بزرگ از بلوک‌های داخلی و IPهای خریداری‌شده ساخته می‌شود. مهندس front-end باید این قطعه‌ها را به هم وصل کند، رابط‌ها را بفهمد و مشکلات یکپارچه‌سازی را حل کند.
ضروریDemonstrated experience in high-performance computing, GPU/CPU designs, machine learning or related fields.
تجربهٔ طراحی پردازنده یا GPU هم پذیرفته است، نه فقط ML. یعنی کسی که روی CPU کار کرده می‌تواند به شتاب‌دهندهٔ AI بیاید.
مهمMaster’s degree in Computer Science, Electrical Engineering, or equivalent.
Cerebras ارشد یا معادل آن را می‌خواهد. Google برای سطح میانی TPU به کارشناسی بسنده می‌کند، پس این شرط به شرکت و سطح بستگی دارد.
مهمNetworking stack experience including TCP/IP, RDMA and Ethernet.
این شرط مخصوص همین نقش است و نشان می‌دهد بلوک‌هایی که این مهندس یکپارچه می‌کند با شبکه سروکار دارند. در آگهی‌های دیگر جای آن را رابط‌های دیگری مثل HBM، DDR یا AXI می‌گیرد؛ پیش از درخواست ببینید هر آگهی کدام رابط را می‌خواهد.
مهمKnowledge of PCIe, CPU interfaces and Serdes technology.
PCIe و SerDes راه ارتباط تراشه با بیرون‌اند. Etched و OpenAI هم آن‌ها را خواسته‌اند؛ یاد گرفتن یکی از این پروتکل‌ها در سطح RTL مزیت روشنی در درخواست است.
مهمWorking knowledge of scripting tools : Python, TCL.
ابزارهای EDA با Tcl کنترل می‌شوند و Python برای خودکارسازی و تحلیل نتایج به کار می‌رود. این مهارت را از همان پروژه‌های شخصی می‌شود نشان داد.
ضروریExperience collaborating with external vendors.
بخشی از کار با شرکت‌های بیرونی است: فروشندهٔ IP، خانهٔ طراحی ASIC یا foundry. باید بتوانید کار آن‌ها را بازبینی کنید و مشکلات را با آن‌ها پیگیری کنید.
مفیدExperience with FPGA development toolchain, including Place and Route, Floor planning and Timing Analysis is a plus.
تجربهٔ FPGA امتیاز است. کار با FPGA ارزان‌ترین راه برای تجربهٔ place-and-route و timing واقعی پیش از دسترسی به ابزارهای ASIC است.
مفیدتحلیل مسئولیت‌ها
Drive all aspects of chip design, including Functional Specification, Micro-architecture, RTL development, Synthesis.
کل زنجیرهٔ front-end در دست این نقش است: از مشخصات عملکردی و micro-architecture تا نوشتن RTL و سنتز. یعنی هم سند می‌نویسید و هم کد.
Work closely with PD team members for design closure to meet PPA goals.
طرح باید در توان، کارایی و مساحت به هدف برسد. وقتی physical design به مسیر بحرانی یا تراکم برمی‌خورد، طراح RTL باید طرح را تغییر دهد.
Work closely with Design verification and DFT teams for achieving the best functional and test coverage.
coverage عملکردی را تیم DV می‌بندد و coverage تست تولید را تیم DFT. طراح باید طرح را طوری بنویسد که هر دو ممکن باشد و در debug کمک کند.
Work with software and system teams to understand opportunities to deliver optimal performance and feature set for the product.
تراشه برای نرم‌افزاری ساخته می‌شود که روی آن اجرا می‌شود. گفتگو با تیم‌های نرم‌افزار و سیستم نشان می‌دهد کدام ویژگی سخت‌افزاری واقعاً ارزش دارد.
Debug silicon-level functional, timing, and power issues during bring up.
وقتی تراشهٔ واقعی از کارخانه برمی‌گردد، طراح در راه‌اندازی آن حاضر است و مشکلات عملکرد، timing و توان را پیدا می‌کند. این مرحله نتیجهٔ ماه‌ها کار را نشان می‌دهد.
نتیجه‌گیری کلی
این آگهی تصویر کامل یک طراح ارشد را نشان می‌دهد: از مشخصات تا bring-up، در کنار تیم‌های physical design، DV، DFT و نرم‌افزار. عنوانش هم نشان می‌دهد بازار چه نامی به کار می‌برد: «ASIC RTL Design Engineer» و «AI Hardware» فقط نام تیم است. برای رسیدن به آن مسیر معمول شروع از یک نقش تازه‌کار RTL یا DV، گرفتن تجربهٔ tapeout و بعد تخصص در یک بخش از تراشه است. حقوق پایهٔ اعلام‌شده ۲۰۰ تا ۲۹۰ هزار دلار در سال است، به‌علاوهٔ پاداش و سهام.
آینده و روندها
پیش‌بینی ۵–۱۰ ساله و مهارت‌هایی که باید یاد بگیرید
طبق BLS، اشتغال Computer Hardware Engineers در آمریکا از ۲۰۲۵ تا ۲۰۳۵ حدود ۹٪ رشد می‌کند (از ۷۶٬۱۰۰ به ۸۳٬۰۰۰ شغل) که «خیلی سریع‌تر از میانگین» است، و به‌طور میانگین سالانه حدود ۴٬۱۰۰ فرصت شغلی پیش‌بینی می‌شود. گروه رسمی جداگانه‌ای برای طراحان تراشهٔ AI وجود ندارد و این نزدیک‌ترین گروه است.
منبع: BLS Occupational Outlook Handbook, Computer Hardware Engineers (2025–35, US)
مهارت‌های نوظهور که باید یاد بگیرید
پیش‌بینی‌های آینده
پیش‌بینی SIA و Oxford Economics (۲۰۲۳): نیروی کار صنعت نیمه‌رسانا در آمریکا تا ۲۰۳۰ نزدیک به ۱۱۵ هزار شغل رشد می‌کند و از حدود ۳۴۵ هزار به حدود ۴۶۰ هزار می‌رسد، و حدود ۶۷ هزار از این شغل‌ها، از تکنسین تا مهندس و دانشمند کامپیوتر، در خطر خالی ماندن‌اند.
پیش‌بینی BLS: اشتغال Computer Hardware Engineers در آمریکا از ۷۶٬۱۰۰ در ۲۰۲۵ به ۸۳٬۰۰۰ در ۲۰۳۵ می‌رسد، یعنی رشد ۹٪ که خیلی سریع‌تر از میانگین همهٔ شغل‌هاست.
خودکارسازی بخشی از کار شروع شده است: به گفتهٔ Google DeepMind، AlphaChip چیدمان تراشه را در چند ساعت به جای چند هفته یا چند ماه کار انسانی تولید می‌کند و در همهٔ نسل‌های TPU از ۲۰۲۰ به کار رفته است. OpenAI تیمی به نام AI for Chips دارد که برای تولید RTL، verification و بهینه‌سازی physical design محیط‌های reinforcement learning می‌سازد، و Anthropic هم برای همین کار مهندس استخدام می‌کند. یعنی کارهای تکراری‌تر زودتر خودکار می‌شوند و ارزش مهندس در مشخصات، تصمیم‌های معماری و قضاوت روی خروجی ابزارهاست. ریسک دیگر تمرکز بازار است: آگهی‌ها در تعداد محدودی شرکت و شهر جمع شده‌اند و بیشترشان تجربهٔ tapeout می‌خواهند، پس ورود بدون برنامهٔ تازه‌فارغ‌التحصیل یا کارآموزی سخت است.
منابع
اطلاعات این صفحه در تاریخ ۳۰ مهر ۱۴۰۵ از این ۵۱ منبع بررسی شده است.
- Senior ASIC RTL Design Engineer, AI Hardware — Cerebras (job posting)
- Senior ASIC RTL Design Engineer, AI Hardware — Cerebras (archived copy)
- Senior Staff AI Accelerator Performance Architect — Cerebras (job posting)
- RTL Design Engineer, TPU Compute — Google (job posting)
- Junior RTL Design Engineer, Google Cloud — Google (job posting)
- Silicon Engineer, PhD, University Graduate, 2027 Start — Google (job posting)
- ASIC Design Engineer, Cloud-Scale Machine Learning Acceleration — AWS Annapurna Labs (job posting)
- ASIC Engineer I, Annapurna Labs, Early Career - 2027 — AWS (job posting)
- ASIC Engineer Intern, Annapurna Labs - 2027 — AWS (job posting)
- DFT Design Engineer, Machine Learning Acceleration — AWS (job posting)
- Microarchitect and RTL Designer - Compute — MatX (job posting)
- RTL Design Engineer — Etched (job posting)
- Post-Silicon Validation Engineer — Etched (job posting)
- Formal Verification - DV — Etched (job posting)
- ASIC Formal Verification Engineer, TPU Compute — Google (job posting)
- Senior RTL Design Engineer — SambaNova (job posting)
- RTL Design Engineer – Interconnect & Network Datapath — OpenAI (job posting)
- SoC Engineer — OpenAI (job posting)
- Research Engineer, AI for Chip Design — OpenAI (job posting)
- Silicon Engineer — Anthropic (job posting)
- Research Engineer, Chip Design RL — Anthropic (job posting)
- Staff ML Accelerator Architect — Waymo (job posting)
- Staff/Sr. Staff Design Verification Engineer (Toronto) — Lightmatter (job posting)
- Graduate Silicon Engineer 2027 — Graphcore (job posting)
- Silicon Summer Intern 2027 — Graphcore (job posting)
- Hardware Engineer, RTL — Normal Computing (job posting)
- Physical Design Engineer, AI Accelerator IP — Tenstorrent (job posting)
- SOC Architect - Chiplet — Tenstorrent (job posting)
- Senior RTL Design Engineer — Efficient Computer (job posting)
- Silicon Validation Engineer (NPU SoC) — FuriosaAI (job posting)
- ASIC Engineer Salary in United States — levels.fyi
- ASIC Engineer Salary in Canada — levels.fyi
- ASIC Engineer Salary in United Kingdom — levels.fyi
- ASIC Engineer Salary in Germany — levels.fyi
- ASIC Engineer Salary in Israel — levels.fyi
- ASIC Engineer Salary in Taiwan — levels.fyi
- ASIC Engineer Salary in Singapore — levels.fyi
- ASIC Engineer Salary in India — levels.fyi
- Computer Hardware Engineers — BLS Occupational Outlook Handbook
- America Faces Significant Shortage of Tech Workers in Semiconductor Industry — SIA (2023)
- How AlphaChip transformed computer chip design — Google DeepMind
- In-Datacenter Performance Analysis of a Tensor Processing Unit — Jouppi et al. (arXiv)
- Norman Jouppi — Wikipedia
- Vivienne Sze — Wikipedia
- Eyeriss Project — MIT
- Jim Keller (engineer) — Wikipedia
- Tiny Tapeout FAQ
- Buy AMD Vivado Design Suite (licensing tiers)
- Gemmini — Berkeley (GitHub)
- NVIDIA Deep Learning Accelerator (NVDLA)
- MIT 6.5940 Fall 2024 TinyML and Efficient Deep Learning Computing